2021年度基于quartus的通用运算器的设计与实现学士学位

摘要

在集成电路设计领域中,各类微处理器已经成为了整个芯片系统关键。运算器作为其关键部件,得到广泛发展。和此同时,为了增加电子产品产出效率,降低制造成本,诸如QuartusII9.0等电子仿真软件相继出现,为产品开发提供了良好开发平台。

本文依据运算器含有物美价廉、使用方便、功效性强等特点,分别对半加器、全加器、乘法器、除法器进行了仿真设计。首先本文介绍了课题背景、意义、发展现实状况及未来走向,

其次对设计环境QuartusⅡ平台及VHDL做了介绍。以后对半加器、全加器、乘法器、除法器设计进行了具体描述,包含工作原理、真值表及步骤图,还把乘法器分成各个模块,并对各个模块进行了具体介绍和设计分析。随即对半加器、全加器、乘法器、除法器进行了编程、仿真和在QuartusⅡ平台上对仿真结果进行验证。从而做到了从理论到实践,学以致用。

关键词:运算器;QuartusⅡ; VHDL

Abstract

Inthe field of integrated circuit design, all kinds of microprocessorshas become the core of the whole chip system. Unit as its corecomponent, is widely development.At the same time, in order toincrease the electronic products output efficiency, reducemanufacturing cost, such as the QuartusII 9.0 electronic simulationsoftware appeared, such as for product development provides a gooddevelopment platform.

Basedon the arithmetic unit has the good and inexpensive, easy to use,functional characteristics, respectively, half adder, full adder,multiplier and divider design has carried on the simulation. Firstthis article introduces the topic background, significance, statusquo and future development, and research contents and the designscheme of a simple introduction. Secondly on the design environmentQuartusII platform and VHDL is presented. After full adder and fulladder, multiplier and divider design are described in detail,including the working principle, the truth table and flow chart, alsothe multiplier is divided into various modules, and each module areanalyzed in detail and design. Then half adder, full adder,multiplier and divider for programming, simulation, and in theQuartusII platform of simulation results to validate. Thus did itfrom theory to practice, to practice.

Keywords:Arithmetic unit; VHDL; QuartusII

目 录

1引言............................................................................................................................11.1 课题背景及意义.............................................................................................11.2 课题现实状况和发展.....................................................................................11.3 研究内容和设计方案.....................................................................................12 开发环境....................................................................................................................32.1 QuartusII平台介绍........................................................................................32.1.1 QuartusII介绍.....................................................................................3
2.1.2 QuartusII总体设计.............................................................................4
2.1.3 QuartusII总体仿真.............................................................................8
2.2VHDL语言介绍..............................................................................................92.2.1 VHDL语言概述...................................................................................9
2.2.2VHDL语言介绍.................................................................................10
2.2.3VHDL应用开发介绍.........................................................................12
3 基于QuartusII半加、全加器设计和实现............................................................133.1 基于QuartusII半加器运算..........................................................................133.1.1 半加器原理和真值表........................................................................13
3.1.2半加器设计和实现............................................................................13
3.2 基于QuartusII全加器运算..........................................................................22

3.2.1全加器原理、真值表和原理图.......................................................22
3.2.2全加器设计和实现..............................................................................24
4 基于QuartusII乘法、除法器设计和实现............................................................254.1 基于QuartusII乘法器运算..........................................................................254.1.1 乘法器原理和步骤图........................................................................25
4.1.2四位二进制加法器模块....................................................................28
4.1.3八位二进制加法器模块....................................................................29
4.1.4一位乘法器模块................................................................................31
4.1.58位右移寄存器模块..........................................................................33
4.1.6乘法器其它模块................................................................................34
4.2 基于QuartusII除法器运算..........................................................................394.2.1 除法器原理和步骤图........................................................................39
4.2.2除法器设计和实现............................................................................40
结论.............................................................................................................................43致谢.............................................................................................................................44参考文件......................................................................................................................45附录A英语原文.........................................................................................................46附录B汉语翻译.........................................................................................................56

1 引言

1.1 课题背景及意义

QuartusII含有界面友好、操作简单特点,作为高效EDA设计工具集合,和第三方软件扬长补短,使软件功效越来越强大,为用户提供了愈加丰富QuartusII平台。

利用基于VHDL语言技术优越性表现在能够缩短设计周期,提升设计活动效率、可靠性和正确性。用VHDL语言编写源程序,能够转化成电路原理图形式输出,而且VHDL语言作为归档文件优点是:

阅读者不需要太多硬件知识和经验就能够很轻易从程序中看出某一硬件电路工作原理和逻辑关系;可继承性好,设计者在设计其它硬件电路时,能够方便使用一些已经设计好局部硬件电路。

本课题是将二者优越性结合起来,用VHDL语言在QuartusII开发环境下实现运算器加法器、半加器、全加器、乘法器和除法器。

运算器在当今社会起着举足轻重作用,伴随科技飞速发展,

部分特定电路开关和很多非线性变换领域等全部有着广泛应用。

1.2 课题现实状况和发展

在集成电路设计领域中,各类微处理器已经成为了整个芯片系统关键,大家对其性能要求越来越高,使得其每一个部件性能全部在不停提升。运算器作为其关键部件,已经成为高性能计算和数字信号处理关键指标,它发展影响着微处理器性能,相关提升其性能一直是中国外研究关键课题,这里介绍QuartusII9.0它简单易用,方便快捷,给设计者降低了难度,使用Quartus

II9.0设计运算器和传统运算器相比较含有开放性、可编程性强、设计空间大、时间灵活等特点,并含有较高试验效率。

1.3 研究内容和设计方案

查阅相关资料,熟悉QuartusII软件,熟悉运算器工作原理,了解运算器各部分功效;在QuartusII平台上设计并实现半加器、全加器、乘法器和除法器。

在QuartusII平台上实现半加器、全加器、加法器、移位加法乘法器、除法器运算过程,基于VHDL语言,硬件简单,性能稳定,能够充足表现可编程器件在数字电路中优越性。

首先确定运算器所要实现功效,依据功效要求确定实现运算器模块,大致分为下面多个步骤,首先在QuartusII软件上创建BlockDiagram/Schematic File文件,实现功效电路,画出运算器电路。然后在Quartus
II软件上对该运算器程序进行编译,输入程序以后,创建VWF文件,
在文件中编辑波形,进行仿真,而且得出运算结果。

2 开发环境

2.1 Quartus II平台介绍

2.1.1 Quartus II介绍

QuartusII 是Altera企业综合性PLD开发软件,支持原理图、VHDL、

Language）等多个设计输入形式,内嵌自有综合器和仿真器,能够完成从设计输入到硬件配置完整PLD设计步骤。

Quartus

II能

够

在

XP、

Linux和

Unix上

使

用

,

除了能够使用Tcl脚本完成设计步骤外,提供了完善用户图形界面设计方法。含有运行速度快,界面统一,功效集中,易学易用等特点。

QuartusII支持AlteraIP核,包含了LPM/MegaFunction宏功效模块库,使用户能够充足利用成熟模块,简化了设计复杂性、加紧了设计速度。对第三方EDA工具良好支持也使用户能够在设计步骤各个阶段使用熟悉第三方EDA工具。

另外,Quartus II 经过和DSPBuilder工具和Matlab/Simulink相结合,能够方便地实现多种DSP应用系统;支持Altera片上可编程系统（SOPC）开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一个综合性开发平台。

Maxplus

II

作

为

Altera上

一

代

PLD设

计

软

件

,

因为其出色易用性而得到了广泛应用。现在Altera已经停止了对MaxplusII 更新支持,Quartus II 和之相比不仅仅是支持器件类型丰富和图形界面改变。Altera在QuartusII 中包含了很多诸如SignalTapII、ChipEditor和RTLViewer设计辅助工具,集成了SOPC和HardCopy设计步骤,而且继承了MaxplusII 友好图形界面及简便使用方法。

AlteraQuartus II 作为一个可编程逻辑设计环境,因为其强大设计能力和直观易用接口,越来越受到数字系统设计者欢迎。

AlteraQuartusII可编程逻辑软件属于PLD开发平台。该平台支持一个工作组环境下设计要求,其中包含支持基于Internet协作设计。

改善了软件LogicLock模块设计功效,增添了FastFit编译选项,推进了网络编辑性能,而且提升了调试能力。

支持MAX7000/MAX3000等乘积项器件

2.1.2 Quartus II总体设计

1、总体设计
AlteraQuartus II 设计软件提供完整多平台设计环境,能够直接满足特定设计需要,为可编程芯片系统(SOPC)提供全方面设计环境。

QuartusII
软件含有FPGA和CPLD设计全部阶段处理方案如步骤框图图2.1所表示。

图2.1Quartus II 设计步骤

另外,Quartus II 软件为设计步骤每个阶段提供QuartusII 图形用户界面、EDA工具界面和命令行界面。能够在整个步骤中只使用这些界面中一个,也能够在设计步骤不一样阶段使用不一样界面。

本手册其它章节具体说明设计步骤各个阶段。

2、图形用户界面设计步骤
您能够使用QuartusII 软件完成设计步骤全部阶段;它是一个全方面易用处理方案。图2.2显示QuartusII

图形用户界面在设计步骤每个阶段中所提供功效。

图2.2Quartus II 图形用户界面功效

QuartusII 软件包含一个模块化编译器。编译器包含以下模块(标有星号模块表示在完整编译时,可依据设置选择使用):
■分析和综合
■分区合并
■适配器
■汇编器
■标按时序分析器和TimeQuest时序分析器
■设计助手
■EDA 网表写入器
■HardCopy 网表写入器

要将全部编译器模块作为完整编译一部分来运行,在processing菜单中单击StartCompilation。也能够单独运行每个模块,从Processing菜单Start子菜单中单击您期望开启命令。还能够逐步运行部分编译模块。另外,还能够经过选择CompilerTool(Tools 菜单),在CompilerTool 窗口中运行该模块来分别开启编译模块。在CompilerTool 窗口中,能够打开该模块设置文件或汇报文件,还能够打开其它相关窗口。

以下步骤描述了使用QuartusII 图形用户界面基础设计步骤:

（

1）

在

File

菜

单

中

,

单

击

New

Project

Wizard,

建立新工程并指定目标器件或器件系列。

（2）使用文本编辑器建立VerilogHDL、VHDL或Altera硬件描述语言(AHDL)设计。使用模块编辑器建立以符号表示框图,表征其它设计文件,也能够建立原理图。

（3）使用MegaWizard插件管理器生成宏功效和IP功效自定义变量,在设计中将它们例化,也能够使用SOPCBuilder 或DSPBuilder 建立一个系统级设计。

（4）利用分配编辑器、引脚计划器、Settings对话框、布局编辑器和设计分区窗口指定初始设计约束。

（5）(可选)进行早期时序估算,在适配之前生成时序结果早期估算。

（6）利用分析和综合对设计进行综合。

（7）(可选)假如您设计含有分区,还没有进行完整编译,则需要经过PartitionMerge 将分区合并。

（8）(可选)经过仿真器为设计生成一个功效仿真网表,进行功效仿真。

（9）使用适配器对设计进行布局布线。

（10）使用PowerPlay功耗分析器进行功耗估算和分析。

（11）使用仿真器对设计进行时序仿真。使用TimeQuest时序分析器或标按时序分析器对设计进行时序分析。

（12）(可选)使用物理综合、时序逼进布局、LogicLock

功效和分配编辑器纠正时序问题。

（13）使用汇编器建立设计编程文件,经过编程器和Altera编程硬件对器件进行编程。

（14）(可选)采取SignalTapII 逻辑分析器、外部逻辑分析器、SignalProb功效或芯片编辑器对设计进行调试。

（

15）

(

可

选

)

采

取

芯

片

编

辑

器

、

资源属性编辑器和更改管理器来管理工程改动。

3、设计方法和设计计划
在建立新设计时,应重视考虑QuartusII 软件提供设计方法,包含自上而下或自下而上渐进式设计步骤和基于模块设计步骤。不管是否使用EDA设计输入和综合工具,全部能够使用这些设计步骤。

（1）自上而下和自下而上设计方法比较
QuartusII 软件同时支持自上而下和自下而上编译步骤。

一个设计人员或工程责任人在软件中对整个设计进行编译。不一样设计人员或IP提供者设计并验证设计不一样部分,工程责任人在设计实体完成后将其加入到工程中。工程责任人从整体上编译并优化顶层工程。设计中完成部分得到适配结果,当设计其它部分改动时,其性能保持不变。

自下而上设计步骤中,每个设计人员在各自工程中对其设计进行优化后,

渐进式编译提供导出和导入功效来实现这种设计方法。作为底层模块设计人员,您能够针对她们设计,导出优化后网表和一组分配(比如LogicLock区域)。然后,工程责任人将每一个设计模块作为设计分区导入到顶层工程中。在这种情况下,工程责任人必需指导底层模块设计人员,确保每一分区使用合适器件资源。

在

完

整

渐

进

式

编

译

步

骤

中

,

您

应

该

认

识

到

,

假如以前出于保持性能不变原所以采取自下而上方法,

那么现在能够采取自上而下方法来达成一样目标。这一功效之所以关键是出于两方面原因。第一,自上而下步骤要比对应自下而上步骤实施起来简单部分。比如,

自上而下方法为设计软件提供整个设计信息,所以,能够进行全局优化。在自下而上设计方法中,软件在编译每一个底层分区时,并不知道顶层设计其它分区情况,所以,必需进行资源均衡和时序预算。

（2）自上而下渐进式编译设计步骤
自上而下渐进式编译设计步骤重新使用以前编译结果,确保只对修改过设计重新编译,所以能够保持设计性能不变,节省编译时间。自上而下渐进式编译步骤在处理其它设计分区时,能够只修改设计中关键单元布局,也能够只对设计指定部分限定布局,使编译器能够自动优化设计其它部分,从而改善了时序。

在渐进式编译步骤中,您能够为设计分区分配一个设计实体实例,然后使用时序迫近布局图和LogicLock功效为分区分配一个器件物理位置,

编译器将综合和适配结果保留在工程数据库中。第一次编译以后,假如对设计做深入修改,只有改动过分区需要重新编译。

完成设计修改后,您能够只进行渐进式综合,节省编译时间,也能够进行完整渐进式编译,不仅能够显著节省编译时间,而且还能够保持性能不变。在这两种情况中,Quartus II

因为渐进式编译步骤能够预防编译器跨分区边界进行优化,所以编译器不会像常规编译那样对面积和时序进行大量优化。为取得最好面积和时序结果,提议您统计设计分区输入和输出,尽可能将设计分区数量控制在合理范围内,避免跨分区边界建立过多关键路径,不要建立太小分区,如数量少于1000逻辑单元和自适应逻辑模块(ALM)分区。

2.1.3 Quartus II总体仿真

使用EDA工具进行设计仿真
QuartusII 软件EDANetlist Writer 模块生成用于功效或时序仿真VHDL

仿真工具进行时序仿真时所需StandardDelay Format Output 文件(.sdo)。QuartusII 软件生成StandardDelay Format 2。1版SDF输出文件。EDANetlist Writer 将仿真输出文件放在目前工程目录下专用工具目录中。另外, Quartus II 软件经过NativeLink功效为时序仿真和EDA仿真工具提供无缝集成。NativeLink功效许可QuartusII 软件将信息传输给EDA仿真工具,并含有从QuartusII 软件中开启EDA仿真工具功效。

建立一个新工程时,或在Settings对话框(Assignments菜单)EDAToolSettings 下Simulation页面中,能够在NewProject Wizard(File 菜单)中选择EDA仿真工具。 Simulation页面许可您选择仿真工具并为Verilog和VHDL输出文件及其对应SDF输出文件生成指定选项,和功耗分析和SignalActivity File 选项。

2.2 VHDL语言介绍

2.2.1 VHDL语言概述

甚高速集成电路硬件描述语言(Veryhigh speed interated circuit hardware descriptionlanguage,VHDL)广泛用于电路设计文档统计、设计描述逻辑综合及电路仿真等方面。和通常高级语言比较,含有以下特点: VHDL关键用于描述数字系统结构,行为,功效和接口。

VHDL语言形式和描述风格和句法是十分类似于通常计算机高级语言。

VHDL程序结构特点是将一项工程设计,或称设计实体（能够是一个元件,一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分）,既包含实体内部功效和算法完成部分。在对一个设计实体定义了外部界面后,一旦其内部开发完成后,

这种将设计实体分成内外部分概念是VHDL系统设计基础点。VHDL语言对行为进行描述能力为设计大规模复杂数字系统或单片系统提供了关键确保。

VHDL语言是一个硬件描述语言,含有严谨语言结构和强大硬件描述能力。多年发展起来描述混合系统和描述单片系统AMS-VHDL,就是以VHDL语言为基础。

VHDL是EDA开发环境中最关键一环,VHDL语言设计文档描述电子系统结构、行为或功效,要经过EDA编译器、综合器、优化器、布局布线器、模拟器及编程器等一系列处理,才能转化为物理实现,显然,VHDL设计文档是这一序列工作起点,含相关键意义。

VHDL支

持

自

上

而

下

设

计

思

想

,